CROSS-LAYER SYNTHESIS AND INTEGRATION METHODOLOGY OF WAVELENGTH-ROUTED OPTICAL NETWORKS-ON-CHIP FOR 3D-STACKED PARALLEL COMPUTING SYSTEM

L’incremento delle prestazioni e dell’efficienza energetica dei futuri sistemi di elaborazione non sarà raggiunto solo tramite la tradizionale riduzione delle dimensioni dei dispositivi, ma soprattutto attraverso il miglioramento dei metodi di integrazione a livello sistema (come l’integrazione 2.5D o 3D). L’esito di questo trend saranno sistemi multiprocessore ad elevato parallelismo che richiederanno una banda altissima sia per le comunicazioni all’interno del chip sia per quelle tra il chip e l’esterno. In questo contesto, le prestazioni aggregate del sistema dovranno essere sostenute da un'infrastruttura di comunicazione scalabile a livello chip che sia in grado di fornire alte densità di banda, di estendersi alla comunicazione off-chip in modo trasparente, di ridurre la latenza ed il consumo energetico. Considerando i recenti progressi della fotonica del silicio, le reti di interconnessioni ottiche integrate (ONoCs) risultato la tecnologia più promettente per superare il collo di bottiglia della comunicazione e per continuare lo scaling delle architetture many-core esistenti. Rispetto alle tradizionali NoC elettroniche, le ONoCs preservano il paradigma del networking tra gli attori della comunicazione a livello chip, ma cambiano il substrato tecnologico. Tuttavia, le ONoCs attualmente soffrono di un enorme divario tra gli sviluppatori della tecnologia e i progettisti a livello sistema, che impedisce la loro "system-ability", ovvero la capacità di progettare a livello sistema utilizzando questa tecnologia emergente. Un investimento di ricerca sulla automazione della progettazione e sui metodi di integrazione a livello sistema è l'unico modo per colmare il divario e per consentire ai progettisti di fornire soluzioni efficienti e non-intuitive per i problemi di connettività che devono affrontare. A tal fine, la mia tesi di dottorato mira a migliorare la "system-ability" di una specifica famiglia di ONoC, ossia il wavelength-routed (WRONoCs). In particolare, la tesi affronta due aspetti correlati del divario: 1)Da un lato, la tesi persegue metodologie di sintesi ad elevata integrazione verticale per consentire l'esplorazione dello spazio di progetto e la specifica di soluzioni astratte per il problema di connettività sotto esame, oltre al loro raffinamento progressivo in strutture fisiche reali. Questo rappresenta un contributo fondamentale per conoscere uno spazio di progetto che è attualmente limitato ai pochi punti che l’intuizione dei ricercatori riesce a concepire. Ultimamente, questo approccio consiste nel portare la consolidata disciplina dell’automazione della progettazione oltre le sue radici elettroniche. 2)D'altro lato, la tesi studia il metodo di integrare le reti nanofotoniche al silicio con gli altri componenti a livello architetturale. Questo problema di integrazione “orizzontale” è tipicamente trascurato dalla letteratura scientifica, poiché è risolto in maniera semplicistica tramite uno stadio di circuiti di conversione da elettronica a ottica (E/O) e viceversa (O/E). Questa tesi dimostra che l'interfacciamento di tali reti con la parte elettronica del sistema è molto più complesso di questo modello semplificato, dal momento che richiede la progettazione di un nuovo blocco architetturale implementato mediante tecnologie potenzialmente eterogenee, e che ho chiamato " Bridge". Questo bridge in realtà ha un impatto significativo sul bilancio energetico e sulle prestazioni dell’intera rete ottica integrata. La mia tesi ha esplorato lo spazio delle configurazioni del bridge in un piano di ottimizzazione bidimensionale che include la velocità di trasmissione complessiva di un segnale ottico ed il livello di parallelismo dei dati su una connessione, con lo scopo di quantificare i trade-off performance-energia sia per il bridge sia per la rete completa.

In future high-performance computing systems, congruent multiples in GOPS/W are expected more from the improvement of system integration levels (such as 3D stacking or 2.5D integration) rather than from the scaling of device dimensions. The expected outcome will be large chip-scale multiprocessors that will pose unprecedented bandwidth requirements for intra and inter-die communications. In this context, system performance needs to be sustained by a scalable on-chip communication infrastructure capable of delivering large bandwidth capacities and stringent latency requirements in a power efficient fashion. By capitalizing on the latest advances of silicon photonics, optical networks-on-chip (ONoCs) stand out as a promising solution to overcome the interconnect limitations and enable the continued scaling of many-core architectures. With respect to traditional electronic NoCs, they preserve the chip-scale networking paradigm while changing the technology substrate. However, ONoCs currently suffer from a huge gap between device developers and system designers which prevents their "system ability", that is the capability to do system level design with them. A research investment on design automation and on system-level integration methods is the only way to bridge the abstraction gap and enable system designers to work out efficient solutions for the connectivity problem at hand. For this purpose, the thesis aims at improving the "system ability" of a specific family of ONoCs that holds promise of all-optical, predictable and low-latency communications, namely wavelength-routed ONoCs (WRONoCs). In this context, the thesis aims at addressing two correlated aspects of this abstraction gap: 1)On the one hand, the thesis will pursue cross-layer synthesis methodologies to enable the design space exploration and the specification of abstract solutions for the connectivity problem at hand, as well as their refinement into an actual physical structure. This represents a milestone contribution to shed light on a design space which is currently limited to the few topology design points that researchers' intuition was able to unveil. The enabling approach is to bring design automation beyond its electronic roots. 2)On the other hand, the thesis will investigate how to compose silicon nanophotonic networks with the other system-level components. This integration issue is typically overlooked in literature, since it is oversimplified as a stage of E/O and O/E conversion circuits. This thesis demonstrates that the interface of such networks to the electronic part of the system is much more complex than that, and implies a new multi-technology architecture building block that we call "the bridge", with major impact upon the network power budget and performance. In practice, an energy-efficient, low-latency and flexible bridge is designed to connect an ONoC with the baseline electronic NoC in a 3D-stacked parallel computing system. In addition to this, the configuration space of the bridge is explored in terms of aggregate connection data rate and bit-level parallelism in optics, in search for the most energy-efficient configuration for the bridge and for the network as a whole. To expand the configuration space, we add a unique technology optimization plane, where we consider two successive CMOS process nodes (40nm and 28nm) and a high-performance 130nm BiCMOS node. An interesting outcome of the thesis is the characterization of the trade-offs arising from the partitioning of the bridge among these technologies. To pursue the above goals, a systematic approach has been adopted that continuously correlates the design choices at the architectural and / or topological level with the corresponding effects in terms of layout efficiency, power consumption and performance.